Preskočiť na obsah
Košík:
0
záznamov
(Plný)
Prihlásiť
Jazyk
Anglický
Slovenský
Katalóg
Katalóg monografií
Katalóg článkov
Katalóg voľných diel
Katalóg obchodne nedostupných diel
Všetko
Názov
Autor
Predmet
Signatúra
ISBN/ISSN
Hľadať
Pokročilé
A Design Verification Principl...
Vytvoriť citáciu
Vytlačiť
Exportovať záznam
Export to MARC
Export to BibTeX
Export to Jednoduchý textový výpis
Export to ISBD (text)
Export to Citácia ISO 690 (HTML)
Export to Citácia ISO 690 (.doc)
Pridať do košíka
Odobrať z košíka
Trvalý odkaz
A Design Verification Principle for VHDL Models
Podrobná bibliografia
Hlavní autori:
Benyó, Balázs
(Autor)
,
Sziray, József
(Autor)
Médium:
Článok
Jazyk:
angličtina
Pozri predplatné
Predplatné
Kliknite na „Pozri predplatné“.
Exempláre
Popis
Podobné exempláre
UNIMARC/MARC
Popis
ISBN:
8088964253
Podobné exempláre
VHDL based digital system design
Autor: Grünbacher, Herbert
A High Level Modeling Language for Test Design of Digital Systems
Autor: Sziray, József
VHDL praktiká návody k cvičeniam z predmetu Architektúry počítačových systémov
Autor: Ádám, Norbert, 1980-, a ďalší
Vydavateľské údaje: (2021)
Verification of Systolic Architecture Designs
Autor: Lin, Fuyau, a ďalší
Design and verification of the mathematical model for detecting the throughput of the compressor stations
Autor: Vaszi, Z., a ďalší
